Modelo computacional de un modulador ∑-∆ de 2° orden para la generación de señales de prueba en circuitos integrados analógicos

• José G. Simancas y José C. Ortiz •

Modelo computacional de un modulador ∑-∆ de 2° orden para la generación de señales de prueba en circuitos integrados analógicos Computer model of a Σ-Δ modulator 2nd order for generating testing signals in analog integrated circuits José G. Simancas¹ y José C. Ortiz² Fecha recepción: mayo 22 de 2014 - Fecha aceptado: octubre 21 de 2014

Abstract This article describes the computational model of a 2nd order Σ-Δ modulator used to generate Pulse-density Modulated (PDM) signals. Such a model was required as part of a previous work carried by one of the authors in order to perform design verification of analog integrated circuits. For this purpose, the theoretical performance of the Σ-Δ modulators was studied, and the mathematical model of the latter was performed using finite difference equations under coherent sampling. After this, the modulator was implemented using Matlab™ mathematical model. Then, it was verified that it behaved according to the theory of Σ-Δ modulation by performing simulations. As this work is complementary to a previously developed one, as already mentioned, we were careful that the stimuli encoded in the PDM signals was recoverable through a low pass filtering. Therefore, such filter was implemented in Matlab™, and after that we applied the PDM signals to its input. The result was the successful recovery of the stimuli, but with remaining noise outside and within the band of interest. It was evident that filtering was not able to remove the noise completely. Although keywords: Σ-Δ modulator, PDM signals, computational model, low pass filter, verification of analog integrated circuits.

Resumen En este artículo se realiza el modelo computacional de un modulador ∑-∆ de 2° orden para la generación de las señales Pulse Density Modulated (PDM) (modulado por densidad de pulso) requerido en el diseño propuesto por uno de los autores en un trabajo anterior que trata sobre la verificación del funcionamiento de circuitos integrados analógicos. Para este propósito, se estudia el funcionamiento teórico de los moduladores ∑-∆, y se realiza el modelo matemático de

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Ingeniero Electrónico. Corporación Universidad de la Costa CUC, jsimanca3@cuc. edu.co,

Ingeniero Electrónico. Corporación Universidad de la Costa CUC, jcaicedo1@cuc. edu.co. Revista

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este último usando las ecuaciones en diferencias finitas en el marco del muestreo coherente. Luego de esto, se codifica en Matlab™ el modelo matemático y se verifica que tal modelo se comporta conforme a la teoría de la modulación ∑-∆ mediante simulaciones. Debido a que este trabajo es complementario a uno desarrollado con anterioridad, como ya se mencionó, se debe verificar que los estímulos que están codificados en las señales PDM sean recuperables mediante un filtro pasa-bajas, por tanto, se implementó el filtro en Matlab™ y se le aplicó a las señales PDM. El resultado fue la correcta recuperación de los estímulos pero con un ruido remanente (fuera y dentro de la banda de interés) no eliminable mediante filtrado que Palabras clave: Modulador ∑-∆, señales PDM, modelo computacional, filtro pasa-bajas, verificación de circuitos integrados analógicos.

Introducción Hasta hace poco tiempo, muchos sistemas electrónicos estaban compuestos de una o más tarjetas de circuito impreso y cada una de estas se encontraba formada por muchos circuitos integrados. Recientes avances en métodos de diseño y tecnologías de manufactura han permitido integrar todos estos sistemas completos en un solo chip [1]. La combinación de la creciente demanda por la electrónica de consumo y el constante crecimiento en la densidad de empaquetamiento de los dispositivos semiconductores, están conduciendo hacia la integración de más y más sistemas funcionales en un solo circuito integrado. El resultado, entre otras cosas, es una incrementada necesidad por la integración de componentes analógicos y en modo mixto, por ejemplo, analógico-digital, RF-analógico-digital y mecánico-analógico-digital, en el mismo chip o paquete. Estos, también llamados SoC (Systems on Chip, Sistemas en un Chip), ofrecen ventajas tales como alto rendimiento, bajo consumo de potencia y poco volumen y peso cuando son comparados con sus equivalentes tradicionales que poseían múltiples chips. Tales sistemas son muy heterogéneos en el sentido de que contienen tecnologías mixtas, tales como lógica digital y analógica. También es posible diseñar estos sistemas por medio de la integración de varios bloques de construcción re-utilizables denominados bloques funcionales o Cores [1]. Diseñar tales SoC es indudablemente un desaf ío, ya que éste vincula el manejo de abstracción a nivel de

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sistemas mientras simultáneamente trata con los efectos f ísicos de los transistores y los fenómenos eléctricos parásitos indeseables, tales como capacitancias de acoplamiento entre pistas, entre otros, asociados al circuito, que se intensifican con el aumento de la complejidad de los sistemas. De la misma manera, la próxima generación de pruebas de SoC representa un reto real, especialmente cuando el costo y el tiempo de salida al mercado son usualmente requerimientos claves. Tales circuitos integrados de señal mixta contienen trayectorias de señales y especificaciones funcionales muy complejas, y los programas de pruebas desarrollados podrían no ser muy viables, ya que estos serían significativamente lentos en la caracterización y depurado del dispositivo, lo cual incrementaría enormemente el tiempo de salida al mercado (TTM, Time to Martket) [2]”page”:”1561-1571”,”volume”:”19”,”is sue”:”12”,”source”:”IEEE Xplore”,”abstract”:”The electronics industry is increasingly focused on the consumer marketplace, which requires lowcost high-volume products to be developed very rapidly. This, combined with advances in deep submicrometer technology have resulted in the ability and the need to put entire systems on a single chip. As more of the system is included on a single chip, it is increasingly likely that the chip will contain both analog and digital sections. Developing these mixed-signal (MS. La dificultad es acentuada por otro aspecto de la integración a nivel de sistemas llamada integración de bloques funcionales de terceros. A fin de competir con la complejidad del diseño, los fabricantes del

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sistema final están forzados a confiar en bloques pre-diseñados por otras empresas, y llevar a cabo la integración de éstos como parte de un sistema más grande y complejo. Estos bloques funcionales son obtenidos de librerías virtuales que describen mediante software el bloque como parte del sistema [3]except for a simple reconstruction filter and a comparator. It is capable of both generating arbitrary band-limited waveforms (for excitation purposes. Recientemente, tales módulos re-utilizables han capturado la atención de los diseñadores, quienes entienden el potencial de incrustarlos para construir los sistemas completos en un solo chip. Hacer lo anterior es similar a usar circuitos integrados en una tarjeta de circuito impreso, y los diseñadores están formando amplias librerías de bloques de construcción pre-diseñados y pre-verificados. Estos, también llamados Embedded Cores, han facilitado la importación de tecnología a nuevos sistemas y diferenciar los correspondientes productos a través de las ventajas que brinda la propiedad intelectual. Más importante aún, el uso de éstos módulos re-utilizables acorta el tiempo de salida al mercado para nuevos sistemas debido a la reutilización de los diseños [3]except for a simple reconstruction filter and a comparator. It is capable of both generating arbitrary bandlimited waveforms (for excitation purposes. Por el otro extremo de la soga están las pruebas, las cuales para la próxima generación de sistemas completos en un solo chip representarán un reto real para los diseñadores. Tales circuitos integrados de tecnología mixta tienen unas trayectorias de señal así como unas especificaciones muy complejas. Para realizar pruebas a estos sistemas, se deben utilizar ATE (Automatic Test Equipement, Equipos de Prueba Automático), que son unos dispositivos externos que ayudan a realizar pruebas a los bloques internos del circuito integrado. Estos recursos ATE también utilizan unos algoritmos ad-hoc, que no son más que unos programas que llevan a cabo el manejo de tales recursos, es decir, controlan la operación de los ATE. Como estas pruebas se realizan en la fase de producción, se incrementa el TTM de los nuevos sistemas, y esto es un riesgo que los diseñadores no están dispuestos a correr [2]”page”:”1561-1571”,”volume”:”19”,”is Revista

sue”:”12”,”source”:”IEEE Xplore”,”abstract”:”The electronics industry is increasingly focused on the consumer marketplace, which requires lowcost high-volume products to be developed very rapidly. This, combined with advances in deep submicrometer technology have resulted in the ability and the need to put entire systems on a single chip. As more of the system is included on a single chip, it is increasingly likely that the chip will contain both analog and digital sections. Developing these mixed-signal (MS. En el dominio digital, los mecanismos y técnicas de prueba están en capacidad de probar la mayoría de los dispositivos existentes, y la información de prueba puede ser transportada sin perdidas a lo largo del SoC y llevada al interior para ser aplicada a los bloques que se desean probar. También las respuestas de los bloques pueden ser extraídas de la misma forma para su estudio y análisis. Por esta razón, parece posible derivar un procedimiento sistemático por el cual, el integrador del sistema final puede acceder a los bloques funcionales virtuales que componen el chip. El problema en el dominio analógico, es lo complicada que resulta la inserción de las señales de prueba sobre largas líneas de interconexión en el interior de un chip y la posterior extracción de las respuestas de los bloques. Es altamente probable que ocurra una rápida degradación de las señales debido al ruido y la distorsión introducida por el comportamiento parasito de los elementos de interconexión en el interior del circuito integrado [3]except for a simple reconstruction filter and a comparator. It is capable of both generating arbitrary bandlimited waveforms (for excitation purposes. Esta distorsión es tolerable en el plano digital debido a la naturaleza discreta de sus señales y al margen de ruido de las tecnologías utilizadas en la actualidad (CMOS), pero no es tolerable en el plano analógico, donde la distorsión en las señales de prueba y de respuesta puede conducir a una caracterización errónea de los bloques bajo prueba. Los mecanismos de acceso para pruebas, como por ejemplo scan, la utilización de los puertos para pruebas como JTAG y las técnicas para pruebas de diseño son muy eficientes. Esto se debe a que la información de prueba está en formato digital. Por esta razón, es posible derivar un procedimiento sistemático por medio

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del cual el integrador final del sistema pueda acceder a los bloques funcionales que componen el diseño analógico usando señales digitales y posteriormente en el interior del chip realizar su conversión a señales analógicas a través de convertidores A/D embebidos en el diseño [3] except for a simple reconstruction filter and a comparator. It is capable of both generating arbitrary band-limited waveforms (for excitation purposes. Para una revisión más detallada de las técnicas de prueba de sistemas integrados analógicos se puede revisar el artículo [4]. Lo anterior, motivó al autor de este artículo a realizar un proyecto [5] en el año 2006 en el que se desarrolla una metodología de prueba de bloques funcionales analógicos, que utiliza bloques funcionales de prueba que se instalan en el interior del chip para realizar la caracterización del comportamiento de los circuitos a nivel de bloques funcionales, y a nivel del sistema en general. Específicamente, estas estructuras de prueba deben rodear los bloques analógicos y de señal mixta, para proporcionar por medio de señales digitales de prueba y caracterización, una estimación comportamental, es decir, una aplicación tipo BIST como la desarrollada en [6], sin la utilización de accesos directos externos, debido a que éstos accesos representan un puerto dedicado para pruebas con líneas de prueba analógicas en todo el chip. Para tal fin se llevó a cabo el diseño VLSI (Very Large Scale Integration, muy alta escala de integración) de un sencillo hardware mixto, capaz de extraer los estimulo sinusoidales codificados en señales PDM (Pulse Density Modulated, modulada por densidad de pulso), para la excitación de CUT (Circuit Under Test, circuito bajo prueba) en circuitos integrados mixtos, eliminando la necesidad de usar convertidores A/D y D/A, lo cual es ventajoso ya que éstos bloques son altos consumidores de área en los circuitos integrados. Las señales PDM deben ser generadas previamente y almacenadas en el interior del circuito integrado en algún tipo de memoria como se sugiere en [7]. Éste tipo de señales se pueden generar con moduladores Σ-Δ (Sigma-Delta), y ésta tarea quedó pendiente durante la realización de aquel proyecto. La razón por la que se escoge la conversión Σ-Δ es que la señal resultante es monobit (un tren de bit en

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cuya densidad esta codificada la señal analógica) en lugar de las señales multibit propias de los convertidores A/D convencionales, requiriendo éstas últimas una cantidad de líneas de interconexión proporcional a la calidad de las señales de prueba que se ingresen al circuito integrado. Por ejemplo, si se requieren resoluciones de 16 bits, se necesitarían mínimo 16 líneas para ingresar los datos al interior del circuito integrado, sin mencionar las necesarias para realizar la sincronización. Resoluciones semejantes son fácilmente alcanzables con modulación Σ-Δ, sin necesitar más de una línea para los datos. Por todo lo anterior, en el presente artículo se propone el desarrollo en Matlab™ del modelo computacional de un modulador Σ-Δ que puede ser utilizado en la generación de las señales PDM que codificarán los estímulos sinusoidales utilizados en la aplicación desarrollada en [5]. Éste trabajo está organizado de la siguiente manera: en la sección II se da una explicación teórica de la modulación Sigma-Delta. En la sección III se realizan algunos cálculos sobre las características del modulador que será implementado usando para tal fin, las ecuaciones matemáticas establecidas por la literatura. En la sección IV se desarrolla el modelo o estructura computacional del modulador Sigma-Delta de 2° orden. En la sección V se presentan las pruebas al modelo computacional y se analizan los resultados con el objeto de verificar que el funcionamiento del modelo se ajusta a la teoría sobre la modulación Sigma-Delta mediante simulaciones en Matlab™. Finalmente, en la sección VI se dan las conclusiones.

II. modulación sigma-delta El trabajo en modulación Σ-Δ fue desarrollado como una extensión a la bien establecida modulación Delta. Se considerará la estructura modulación/demodulación para el proceso de conversión A/D. La Fig.1 muestra el diagrama de bloques del modulador Delta, y demodulador Delta se muestra en la Fig.2. La modulación Delta está basada en la cuantización del cambio en la señal de muestra a muestra en lugar del valor absoluto de la señal en cada muestra [8].

• José G. Simancas y José C. Ortiz • Cuantizador de un bit fs Entrada analógica x(f )

+

Salida y(f )

_ x(f ) - x(f )

Cuantizador de un bit

Señal analógica +

_ _ x(f )

Filtro Pasa Bajas

_

Demodulación Delta

Modulación Delta Cuantizador de un bit

Señal analógica

+

Filtro Pasa Bajas

_

Figura 1. Diagrama de bloques del modulador Delta[8]

Entrada Filtro Pasa Bajas y(t)

Salida analógica

Figura 3. Diagramas de bloques del modulador y demodulador Delta[8]. Seña analógica +

Filtro Pasa Bajas

_

x(t)

Demodulación X(t)

N(S) +

+

Figura 2. Diagrama de bloques del modulador Σ-Δ[8].

Ya que la salida del integrador en el lazo de realimentación de la Fig.1 trata de predecir el valor de la entrada, se dice que el integrador trabaja como un predictor. El término de error de predicción, es cuantizado y utilizado para hacer la próxima predicción. El error de predicción cuantizado, esto es, la salida de la modulación Delta es integrada en el demodulador de la misma forma como se hace en el lazo de realimentación. En otras palabras, el demodulador predice el valor de la señal de entrada a partir del error de predicción cuantizado, tal y como lo muestra la Fig.2. La señal predicha es luego suavizada con un filtro pasa bajas. Los moduladores Delta, además, exhiben una pendiente de sobrecarga para las señales de entrada que se elevan rápidamente, y debido a esto su rendimiento depende de la frecuencia de la señal de entrada [8]. La modulación Delta requiere dos integradores para realizar los procesos de modulación y demodulación, tal y como se muestra en la Fig.3. Ya que la integración es una operación lineal, el segundo integrador puede ser ubicado antes del modulador sin alterar las características entrada/ Revista

_

I/S

+

Y(S)

Filtro Pasa Bajas

Figura 4. Diagrama de bloques del modulador y demodulador Σ-Δ.

salida generales. Además, los dos integradores en la Fig.3 pueden ser combinados en uno solo integrador por la propiedad de linealidad [8]. El arreglo mostrado en la Fig.4 es llamado un modulador Σ-Δ. Ésta estructura, además de ser muy simple, puede ser considerada como una versión suavizada del modulador Delta de un bit. El nombre de modulador Σ-Δ viene de colocar el integrador, denominado Sigma, frente al modulador Delta. La característica del ruido de cuantización de tal codificador es independiente de la frecuencia, en contraste a la modulación Delta [8]. Así como el modulador Delta, los moduladores Σ-Δ usan un simple cuantizador ordinario, en ocasiones referido como comparador. Sin embargo, a diferencia del modulador Delta, éstos sistemas codifican la integral de la señal y por tal razón, su rendimiento es insensible a la tasa de cambio de la señal [8].

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Para demostrar la propiedad de eliminación de ruido, se utilizará como base el modelo simplificado en el dominio de Laplace de la Fig.4. Cabe agregar que el sumador a la derecha del integrador representa un comparador, y es aquí donde ocurre el muestreo y el ruido de cuantización es añadido al modelo. Ahora se determina la función de transferencia de señal, Hx(s), y como hipótesis se debe decir que N(s) = 0, y se obtiene la siguiente relación a partir del modelo de la Fig.4. 1 1 Y(s) s = H x(s) = = X(s)  1 1+ s 1 +  s 

Hasta éste punto el análisis del modulador Σ-Δ se realizó en el dominio de Laplace o de S, en lo que sigue se hará el mismo análisis pero para el dominio discreto o de Z. Se considera el lazo de primer orden mostrado en la Fig.5, la función de transferencia en el dominio de Z de un integrador es denotada por I(z) y el cuantizador de un bit es modelado como una fuente de ruido aditivo. El análisis de señal estándar en tiempo discreto sobre el sistema mostrado en la Fig.5 produce la salida del lazo Sigma - delta de primer orden [10].. Y ( z ) = X ( z ) + (1 − z −1 )Q( z )

(1)

Respuesta que equivale a un filtro pasa bajas. Ahora se determina la función de transferencia de ruido, He(s), y se debe establecer la hipótesis que X(s) = 0 y obtener las siguientes relaciones. 1 s Y ( s) = H e ( s) = = N (s)  1 1+ s 1 +  s 

(2) +

A partir de aquí, se puede visualizar claramente el funcionamiento fundamental del modulador Σ-Δ. Primero el modulador Σ-Δ realiza un filtrado pasa bajas en la señal de interés, esto es, deja pasar la señal sin ninguna modificación. Luego, realiza un filtrado pasa altas en la componente de ruido, lo cual disminuye el ruido de cuantización en la banda de señal, y por tanto, ayuda a mejorar la resolución de conversión. La desventaja es que el ruido fuera de la banda de señal es amplificado, pero esto se puede mejorar con una etapa de filtrado posterior [9]. Integrador X(z)

_

(3)

Ya que el ruido de cuantización es asumido para ser aleatorio, el diferenciador (1-z-1) mostrado en la ecuación (3) duplica la potencia del ruido cuantizado. Sin embargo, el error ha sido empujado hacia las altas frecuencias debido a este factor diferenciador [8]. Hasta el momento, se ha obtenido el modelo tanto en tiempo continuo como en tiempo discreto de un modulador Sigma - delta de primer orden. En la Fig.6 puede observarse el espectro resultante de la señal de salida del modulador Σ-Δ. Se puede visualizar la potencia de la señal de interés, que tiene un color gris, y la potencia del ruido fuera de la banda de señal en rayas. Se observa como éste tipo de modulación arroja el ruido hacia las altas frecuencias. H(f )

Q(z) Y(z)

+ _

I(z)

Fs/2

Z-1

Potencia de la señal de interés Potencia del ruido fuera de banda

Figura 5. Diagrama de bloques del modulador Σ-Δ en tiempo discreto[8].

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Figura 6. Espectro de potencia de la señal de salida del modulador Σ-Δ [8].

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iii. modelo matemático del modulador ∑-∆ de 2° orden Para la codificación de las señales de excitación, se consideró la idea de realizar una conversión A/D convencional multi-bit de las señales o estímulos que se debían generar, para luego ser decodificadas en el hardware interno. Esto presentaba diversos inconvenientes [7]. Primero, las señales resultantes serian multi-bit, lo que haría más complejo el puerto de conexión con el exterior, y también exigiría la inclusión de hardware adicional para el control de las comunicaciones. Por otra parte, hay implementaciones de la modulación Σ-Δ que generan señales de un solo bit, y alcanzando resoluciones del orden de los 16 bits sin mayores inconvenientes [9]. Otra característica importante es su forma espectral, permitiendo la recuperación de las señales de excitación solo con un filtro pasa bajas, y algún hardware digital adicional. El esquema de modulación Σ-Δ, ha permitido la realización de convertidores de datos de alta precisión con resoluciones de entre 16 y 20 bits. En ocasiones la señal es muestreada, cuantizada y codificada para ser tratada por mecanismos digitales. En tal caso, es necesaria la utilización de convertidores D/A para la recuperación de la señal original. La conversión de señal se realiza por la codificación de una señal de entrada digital multi-bit en un solo tren de bits, con una amplitud pico a pico de Δ, requiriendo el uso de procesamiento de señal digital y técnicas de sobre-muestreo.

codificación Σ-Δ asegura que la señal de entrada y el error de cuantización, ocupen regiones del espectro de frecuencia diferentes. Para transformar la señal de entrada digital en una forma analógica, simplemente se filtra el tren de bits en la salida del modulador con un filtro analógico pasa-bajas de preferencia activo con un ancho de W. Es importante anotar que la operación de filtrado eliminará la mayor parte del ruido de cuantización, pero no lo eliminará en su totalidad. Quedará algún ruido residual en la banda de interés, y éste no puede ser separado de la señal por medio de filtrado. Por tanto, para el modulador de segundo orden utilizado en este proyecto, algo del ruido de cuantización aparece en la salida junto con la señal de interés, y su SNR estará dada por [7].

Σ-Δ

Figura 7. Proceso de modulación Σ-Δ. FECHA ACEPTADO: OCTUBRE 21 DE 2014 FECHA RECIBIDO: MAYO 22 DE 2014

Para asegurar que un nœ mer ⎛ A ⎞ SNR = 15 log 2 (OSR ) + 6 log 2 ⎜ ⎟ − 8(dB ) (4) se– al de prueba est‡ n en el tre se– al de prueba, ft, de ⎝⎛ Δ Para un nœ mero entero de los ciclos de la (4)asegurardeque la A ⎞ ⎠ FECHA RECIBIDO: MAYO 22 DE 2014 FECHA ACEPTADO: OCTUBRE 21 DE 2014

5

SNR = 15 log 2 (OSR ) + 6 log 2 ⎜ ⎟ − 8(dB ) ⎝ Δ ⎠ (4)

submœ ltiplo de la frecuencia de la reglas del muestreo coherent

se– al de prueba est‡ n en el tren de bits PDM, la frecuencia de la se– al de prueba, ft, debe ser escogida como un submœ ltiplo de la frecuencia de muestreo, fs, de acuerdo a la reglas del muestreo coherente, tal y como se muestra en la siguiente expresi— n [7].

Donde OSR Rate) es la tasaesdelasobreDonde OSR(OverSampling (OverSampling tasa dela siguiente expresi— n [7]. Donde OSR (OverSampling Rate) Rate) es la tasa de sobrefs fs M M 2 ft = fs , y W es el ancho de banda del , y W es el ancho de banda sobre-muestreo 2 muestreo ft = N muestreo , y WW es el ancho de banda del (6) modulador. La ecuaci— n (4) sugiere que un valor muy alto Donde M y N son enteros. Con M = 1, 2, 3, etc., la W N OSR, acercar’ a ecuación la conversi— n a la ideal. Quiz‡ la gran del modulador. La (4) sugiere que ftun ser‡ un mœ ltiplo entero de la frecuencia modulador. La ecuaci— n la(4)codificaci— sugiere unsolo valor muyfrecuencia altofs/N. ventaja de n PDMque es que un filtro primitiva En otras palabras,M la frecuencia de la se– al Donde y N son enteros. anal— gico con ancho de banda fijo es requerido para de prueba debe estar arm— nicamente relacionada con la valor muy a alto OSR, la conversión a Esto tambiŽ n sugiere OSR, acercar’ la conversi— nacercaría a Esto la es, ideal. Quiz‡ gran primitiva. recuperar la se– al anal— gica. se puede colocar unala frecuencia frecuencia ft ser‡ un mœ ltiplo que la frecuencia se– al cualquiera la banda es de paso del modulador, y ventaja de la codificaci— n en PDM que solo un filtrolimita laprimitiva primitiva resoluci— n en frecuencia del esquema de fs/N. En otras palabra obtenerla nuevamente con un filtro sintonizado a dicha la ideal. Quizá la gran ventaja de la codificación generaci— n de se– al. Para una frecuencia de muestreo fija, anal— gico con ancho banda [7]. de banda fijo es requerido lapara resoluci— n solo ser mejorada por el incremento de depuede prueba debe estar arm— nic La figura 8, muestra el diagrama de bloques del la una longitud de la secuencia. Finalmente, para codificar la recuperar la se– almodulador anal— gica. es, se puede colocar PDM es que solo un filtro analógico con ancho Σ-Δ pasaEsto bajas de segundo orden utilizado en se– al de pruebafrecuencia en un tren PDM, primitiva. es esencial queEsto la se– al tambi ste proyecto. Se escogi—de as’ por ser el del implementado en se– al cualquiera Ž en la banda paso modulador, estŽ en y el anchoprimitiva de banda del modulador Sigma - delta. limita la resoluci— n en [10]. Tal sistema es descrito por el siguiente conjunto de de banda fijo es requerido para recuperar la señal obtenerla nuevamente un finitas filtro sintonizado a dicha ecuaciones con en diferencias generaci— n de se– al. Para una ft ≤ W La Fig. 7 ilustra éste proceso, cuando se ha banda [7]. (7) y(n) = sgn[x (n �1)] resoluci— n solo puede analógica. Esto es, se puede colocar una De señal acuerdolacon los desarrollos previos para unser me x (n)el = x (n �1) + u(n) � y(n) (5) modulador La figura 8, muestra diagrama de bloques del de segundo orden, la SNR en el ancho de banda la longitud de la secuencia. F aplicado al modulador una señal sinusoidal de del modulador, y teniendo adem‡ s una se– al de amplitud A, cualquiera en la banda de paso del modulador, y modulador Σ-Δ pasa bajas segundo utilizado en x (n)de = x (n) + x (n �1) �orden y(n) la cual esta codificada un tren de bits conen una un amplitud se– alende prueba tren PD Donde u(n) es as’ la se– al digitalser de entrada multi-bit, y(n) es pico en a pico de Δ, viene dada por la ecuaci— n (4). Ahora entrada en formato digital, con una amplitud A Ž ste proyecto. Sela escogi— por el implementado en el ancho banda salida de un solo bit, y sgn(x) representa la funci— n signo bien, para unaestŽ SNR deseada, el ancho de de banda del del m obtenerla nuevamente con un filtro sintonizado [10]. Tal sistema deesx. Para descrito porparticular el siguiente conjunto de W puede ser expresado como [7] una secuencia de entrada u(n) y un modulador y una frecuencia ft, la cual ha sido sobre-mues- ecuaciones en diferencias conjunto particular de condiciones iniciales x (0) y x (0) se finitas W = fs ⋅ 2 a dicha banda [7]. puede generar la se– al PDM equivalente a la entrada. La (8) ft ≤ W se obtiene por medio de la iteraci— n del conjunto de treada, esto es fs >> ft. Si se superpone la salida y(n) salida = sgn[x ecuaciones en diferencias (5) y su almacenamiento de y(n). 2 (n �1)] Si ahora se sustituye (6) y (8) en (7) da Como es de esperarse de la teor’ a, el ruido de cuantizaci— n De acuerdo con los des muestra el diagrama de bloques Mdel de un modulador Sigma - delta con su entrada, La Fig. 8, la banda de interŽ s y puesto en las altas ≤ fs ⋅ 2 x1 (n)esfrecuencias. =eliminado x1 (nen�1) + u(n) � y(n) (5) N fsmodulador de segundo orden, la (9) Σ-Δ pasa bajas de segundo O orden y teniendo adem eliminandodel fs se modulador, puede escribir podemos fácilmente ver que la salida conmuta modulador Un x modulador en y(n) un sistema con x2 (n)respuesta = +Σ-Δx2est‡(nbasado �1) � Mla cual esta codificada en un tr 1 (n) impulsiva infinita cuya salida realiza una utilizado en éste proyecto. Se escogió así por ser ≤ 2 entre los niveles alto y bajo de tal manera que transformaci— n de la se– al de entrada en una secuencia Donde u(n) es la se– al digital de entrada multi-bit, y(n) es Npico a pico de Δ, viene (10) dada infinitamente larga de bits (un tren de bits) o una se– al La ecuaci— n (10) proporciona la relaci— n b‡ sica entre la multibit. propiedad tiene como consecuencia que con n signo salida de un solo bit,ƒ sta y sgn(x) representa la funci— bien, N,para SNR deseada longitud de la secuencia el ’ ndiceuna de frecuencia del tono la entrada quede codificada en la densidad de la lael implementado en [10]. Tal sistema es descrito una entrada peri— dica tal como una se– al sinusoidal, el de prueba, la calidad de la se– al generada la cual est‡ de x. Para una secuencia particular de Esto entrada y un modulador W puede ser expresa patr— n de salida de los bits no se repita. implica queu(n) no denotada por la SNR sobre el ancho de banda del por el siguiente conjunto de ecuaciones en difeexiste una secuencia finita en la salida del modulador que forma de onda de salida. Tal señal es conocida conjunto particularrepresente de condiciones iniciales x1(0) y x2(0) se la amplitud de la se– al de prueba codificada−A,(1 / 15)( S modulador, a la se– al peri— dica de entrada. Sin embargo, se y los niveles de salida del modulador W denotado = fs ⋅por2 su tenerPDM aproximaciones a la se– al original de generar la pueden se– al equivalente a laa partir entrada. La rencias finitas diferencia Δ. como una señal PDM. Es interesante anotar que puede un tren de bits finito. Si se asegura que la se– al de entrada salida se obtiene completa por medio de la deiteraci— delde conjunto de un nœ mero entero ciclos en n el tren bits de IV. E y repitiendo Ž ystesu infinitamente, obtendr’ a unade y(n). (5)( n almacenamiento la señal de entrada es multibit. Ésta señal puede ecuacionesyen (ndiferencias ) =salida, sgn[ ]al PDM seoriginal. Si ahora ∑-∆. se sustituye (6) y (8) aproximaci— nx cercana a− la 1 se–) Esto es 2 Como es de esperarse deel laseguimiento teor’ a,deellasruido cuantizaci— n logrado por reglas de de muestreo La estructura computacional del modulador estudiado en ser recuperada completamente por el filtrado es eliminado M en un algoritmo en − (1 / 15 coherente descritas m‡ s adelante. Para la mejor la secci— n anterior se implementa altas N+1 x (enn)laaproximaci— =banda x1 (n,ndeseNde −debe 1interŽ )tambiŽ + unsasegurar (ny)puesto −queyel(bitnen ) delas Matlabª fs ≤ defsestado ⋅2 . El algoritmo sintetiza al espacio bits que est‡ n siendo extra’ dos, sea igual descrito en (5), con Ž ste se puedenN calcular la secuencia de (5) digital del tren de bits en la salida del modula- frecuencias. 1 laal secuencia primero del patr— n, para de Ž sta manera evadir la salida, el espectro de la secuencia de salida y realizar la discontinuidad m‡) s+ obvia. x ( n ) = x ( n x ( n − 1 ) − y ( n ) recuperaci— n de la se– al de entrada al modulador a travŽ s O eliminando fs se puede esc 2 1 2 dor. Esto es posible gracias a que el proceso de filtrado pasa-bajas. Tomando en cuenta la literatura, se Un modulador Σ-Δ est‡ basado en un sistemadel con 2

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1

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− (1 / 15)( SNR + 23− 6 log2 ( A / Δ ))

− (1 / 15)( SNR + 23− 6 log2 ( A / Δ ))

− (1 / 15)( SNR + 23−6 log2 ( A / Δ ))

STRUCTURA COMPUTACIONAL DEL MODULADOR

(1 / 15)( SNR M sinusoides respuesta impulsiva infinita cuya salida realiza objetivos una que se plantaron en [5] se generaran ≤ 2 −de 1 de hasta 1 voltio pico a pico, y hasta la frecuencia transformaci— n de la se– al de entrada en una secuencia MHz. TambiŽ n se tiene que la amplitud pico N a pico del tren infinitamente larga de bits (un tren de bits) o una de se–bitsalen la salida del modulador es de 2 voltios. En otras palabras, A= 0.5, SNR=70 dB, Δ=2 y Nnes(10) igual a proporciona 512 bits, La ecuaci— -multibit. 0935 • Vol. • No. 9 •tiene pp 43-55 julio - diciembre de 2014 ƒ sta 5propiedad como• consecuencia quelos con necesarios para codificar las se– ales de prueba en una longitud detodo lalosecuencia se– al PDM de longitud finita. Por anterior, y segœ n laN, el ’ n una entrada peri— dica tal como una se– al sinusoidal, el ecuaci— n (10) se tiene que M = 4. de prueba, la calidad de la s de muestreo fs=64 MHz, entonces la patr— n de salida de los bits no sederepita. Esto implica queComo nola frecuencia Fig. 8: Diagrama bloques del modulador Σ-Δ. frecuencia primitiva es fs/N = 64 MHz/512 = 125000 Hz, es sobre denotada por la SNR existe una secuencia finita en la salida del moduladordecir que que la m‡ xima frecuencia que se puede generar modulador, la amplitud de la se estableci— que una SNR aceptable es de 70 dB, y segœ n los

Revista

UAN • ISSN 2145

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FECHA RECIBIDO: MAYO 22 DE 2014 FECHA ACEPTADO: OCTUBRE 21 DE 2014

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• Modelo computacional de un modulador ∑-∆ de 2° orden para la generación de señales de prueba •

Para asegurar que un nœ mero entero de los ciclos de la ⎛ A ⎞ se– al ser escogida como un submúltiplo de la frecuende prueba est‡ n en el tren de bits PDM, la frecuencia SNR =Donde u(n) es la señal digital de entrada multi15 log 2 (OSR ) + 6 log 2 ⎜ ⎟ − 8(dB ) de lacia se– de al muestreo de prueba, ser con escogida como fs,ft,dedebe acuerdo la reglas delun bit, y(n) es la salida de un solo bit, y sgn(x) repre⎝ Δ ⎠ (4)

submœmuestreo ltiplo de lacoherente, frecuencia tal de ymuestreo, de acuerdo como se fs, muestra en la a senta la función signo de x. Para una secuencia reglas del muestreo coherente, tal y como se muestra en5 siguiente expresión [7] siguiente expresi— n [7]. fs lar de condiciones iniciales x1(0) y x2(0) se puede M entero de los ciclos de la Para asegurar que unftnœ=mero fs 2 PDM equivalente a la entrada. muestreo generar ,la yseñal W es el ancho del A ⎞de banda ⎛ se– al de prueba est‡ n en el tren bits PDM, la frecuencia N de (6) SNR =La salida se obtiene por medio de la iteración del 15W log ) + 6 log 2 ⎜ ⎟ − 8(dB ) (6)5 FECHA RECIBIDO: MAYO 22 DE 2014 2 (OSR FECHA MAYO DE212014 5 deDonde la se– M al ydeN prueba, ft, debe ser modulador. La ecuaci— n22(4) sugiere un⎠valor muy alto Δ FECHA RECIBIDO: ACEPTADO: OCTUBRE DE 2014 que ⎝ son enteros. Con M escogida = 1, 2, 3,como etc., un la (4)y su FECHA ACEPTADO: OCTUBRE 21 DE 2014 conjunto de ecuaciones en diferencias (5) FECHA RECIBIDO: 22 DE 2014 5a OSR, acercar’ a MAYO la conversi— n a la ideal. Quiz‡ la gran submœ ltiplo de la frecuencia de muestreo, fs, de acuerdo Donde M y N son enteros. Con M = 1, 2, 3, frecuencia ft ser‡ un mœ ltiplo entero de la frecuencia FECHA ACEPTADO: OCTUBRE n 21 DE 2014y(n). de es de ventaja de almacenamiento la codificaci— PDM es Como que solo un esperarse filtro la reglas del muestreo coherente, tal frecuencia y como se de muestra etc., la frecuencia ft será un múltiplo entero de Para asegurar nœ mero la entero de los ciclos deen la primitiva fs/N. En que otrasun palabras, la se– al Donde OSR (OverSampling Rate) es⎛ la tasa de sobreA Para asegurar que un nœ mero entero de los ciclos de la ⎞⎞ anal— gico con ancho de banda fijo ⎛esA requerido para la siguiente expresi— nn[7]. de la teoría, el ruido de cuantización es eliminase– al de prueba est‡ en el tren de bits PDM, la frecuencia de prueba debe estar arm— nicamente relacionada con la SNR = 15 log ( OSR ) + 6 log − 8 ( dB ) ⎟⎟ − colocar frecuencia fs/N. En PDM, otras palabras, 2 (OSR 2 ⎜ se– alla de prueba que est‡ primitiva n elmero tren de bits frecuencia SNRla=fs + 6es, logse 8(dB ) una frecuencia asegurar unennœ ft, entero los la ciclos de la recuperar se–15allog gica. )Esto puede 2⎛⎜ dePara la se– al de prueba, debe ser de escogida como un primitiva. Esto tambiŽ sugiere que la frecuencia Mnde Δ ⎞puesto ⎝⎝A ⎠⎠−modulador, do en anal— la 2banda de interés y en las altas (4) de la se– al de prueba, ft, debe ser escogida como Δ la frecuencia de la señal de prueba debe estar un se– al de prueba est‡ n en el tren bits PDM, la frecuencia 2 SNR = 15 log ( OSR ) + 6 log 8 ( dB ) se– al cualquiera en la banda de paso del y ft n=en fs ⎟ de banda del (4) primitiva muestreo 2, y W es el ancho 2 ⎜ submœ ltiplo de la frecuencia de muestreo, fs, de acuerdo limita la resoluci— frecuencia del esquema dea frecuencias. submœ ltiplo de la frecuencia de muestreo, fs, de acuerdo se– al de prueba,relacionada ft, debe escogida como un W N sercon obtenerla nuevamente con un filtro sintonizado a dicha de la armónicamente la frecuencia ⎝ Δ ⎠ (6)a FECHA RECIBIDO: MAYO 22 DE 2014 la Donde OSR (OverSampling particular de entrada u(n) y un conjunto particuFECHA ACEPTADO: OCTUBRE 21 DERate) 2014 es la tasa de sobrela

la reglas n deldemuestreo coherente, tal y como muestrafija, en (4) generaci— se– al. Para una frecuencia de se muestreo la reglas muestreo coherente, tal y como de se muestra en Donde (OverSampling Rate)que es un la tasa sobreltiplodel muestreo, ala modulador. La ecuaci— n (4) sugiere valorde muy alto submœ banda [7]. OSR Donde Mnde y laNfrecuencia son enteros. Con Mpor= fs, 2, acuerdo 3, etc., de Donde OSR (OverSampling Rate) esbasado la tasa de sobrela resoluci— siguiente expresi— n [7]. primitiva. Esto también sugiere que la frecuencia la solo puede ser de mejorada el1,incremento Un modulador Σ-Δ está en un sistema lareglas siguiente expresi— n coherente, [7]. la del muestreo tal y como se muestra en OSR, acercar’ a la conversi— ndiagrama a la ideal. Quiz‡ la gran La figura 8, muestra el de bloques del fs frecuencia ft ser‡ un la mœresolución ltiplo entero de frecuencia la longitud de lalimita secuencia. Finalmente, parala codificar Donde OSR Rate) es la tasa de sobrefsla (OverSampling primitiva en frecuencia del la M con respuesta infinita cuya salida la siguiente expresi— nun [7].tren ventaja deΣ-Δ codificaci— PDM es que solo un filtro modulador bajasndeimpulsiva segundo orden utilizado en M fs primitiva fs/N. Enenotras palabras, la de la la se– se– al al 22pasa se– al de prueba PDM, esfrecuencia esencial que ft = muestreo , y W es el ancho de banda del fs ft del =M esquema generación de fsseñal. Para -una fre- la gico con ancho banda fijo requerido muestreo , yde Was’ esporelser ancho dela banda del enŽ anal— ste proyecto. Se escogi— elesimplementado en realiza una transformación de señal para de W de prueba debede estar arm— nicamente relacionada con N estŽ en el ancho de banda modulador Sigma delta. (6) 2 ecuaci— recuperar latrada se– alW anal— Esto se puede colocar una (6) ft = N nCon fssugiere [10]. Tal sistema es poreles, elancho siguiente conjunto de defrecuencia muestreo yuna W es banda del cuencia de muestreo fija, la resolución solo puemodulador. La ngica. (4)secuencia sugiere que undevalor muylarga alto primitiva. Esto tambiŽ la frecuencia en, descrito infinitamente Donde M y N son enteros. M = que 1, 2, 3, etc., la modulador. La ecuaci— n (4) sugiere que un valor muy alto W N se– al cualquiera en la banda de paso del modulador, y Donde M y N son enteros. Con M = 1, 2, 3, etc., la ecuaciones en diferencias finitas (6) OSR, acercar’ a la conversi— n a la ideal. Quiz‡ la gran primitiva limita la resoluci— n en frecuencia del esquema de de ser mejorada por el incremento de la longitud frecuencia ft ser‡ un mœft ltiplo entero de la frecuencia bits tren de bits) o una señal OSR, acercar’ a (un la conversi— n afiltro la ideal. Quiz‡multibit. la dicha granÉsta ≤ W modulador. La ecuaci— n (4) sugiere que un valor muy alto obtenerla nuevamente con un sintonizado a frecuencia ft ser‡ un mœ ltiplo entero de la frecuencia Donde M y N son enteros. Con M = 1, 2, 3, etc., la (7) ventaja de y(n) la codificaci— es que solo un filtro generaci— n de se– otras al. Para una frecuencia decodificar muestreo fija, = sgn[x2nn(nnPDM �1)] primitiva fs/N. En palabras, la frecuencia de la se– al de la secuencia. Finalmente, para la ventaja laa codificaci— PDM es queQuiz‡ solo la un gran filtro OSR, acercar’ la conversi— a lafijo ideal. propiedad tiene como consecuencia que con una banda [7].decon primitiva fs/N. Encon otras palabras, la frecuencia de la se– al ftndebe ser‡ un los mœ ltiplo entero deel la frecuencia De acuerdo desarrollos previos para un anal— gico ancho de banda es requerido para frecuencia la resoluci— solo puede ser mejorada por incremento de de prueba estar arm— nicamente relacionada con la anal— gico con ancho de banda fijo es requerido para ventaja de entrada periódica tal como una señal sinusoidal, la (n) n es que un filtro señal de prueba en un tren PDM, es esencial que La figura 8,codificaci— elPDM desolo bloques del primitiva de longitud prueba debe estar arm— nicamente relacionada con la =anal— x1 (ngica. �1) +diagrama u(n) fs/N. En otras palabras, la frecuencia de la banda se– alla (5) modulador de segundo orden, la SNR en el ancho de recuperar laxse– almuestra Esto es, � sey(n) puede colocar una la de la secuencia. Finalmente, para codificar 1 frecuencia primitiva. Esto tambiŽ n sugiere que la frecuencia recuperar la se– al anal— gica. Esto es, se puede colocar una anal— gico con ancho de banda fijo es requerido para modulador Σ-Δ pasa bajas de segundo orden utilizado eny de frecuencia primitiva. Esto tambiŽ n sugiere que la frecuencia prueba debe estar arm— nicamente relacionada con la la señal esté en el ancho de banda del modulador del modulador, y teniendo adem‡ s una se– al de amplitud A, se– al cualquiera en la banda de paso del modulador, se– al de prueba en un tren PDM, es esencial que la se– al el patrón de salida de los bits no se repita. Esto primitiva limita la resoluci— n en frecuencia del esquema de cualquiera en banda de paso del modulador, recuperar lanuevamente se– al anal— Esto es, sesintonizado colocar una x2 (n) =escogi— xla1gica. (n) xun2por (n �1) �puede y(n) Ž se– stealproyecto. Se as’ ser el implementado eny frecuencia primitiva la resoluci— n en frecuencia deluna esquema de Esto nfrecuencia sugiere que frecuencia la cual esta codificada entambiŽ un tren de bits Sigma con amplitud obtenerla con+ filtro a dicha estŽ en ellimita ancho banda del modulador - delta. Sigma - delta. generaci— nprimitiva. de se–deal. Para una de la muestreo fija, implica que no existe una secuencia finita en la obtenerla nuevamente con un filtro sintonizado a dicha se– al cualquiera en la banda de paso del modulador, y [10]. Tal sistema es descrito por el siguiente conjunto de generaci— n de se– al. Para una frecuencia de muestreo fija, primitiva limita la resoluci— n en frecuencia del esquema de Donde u(n) es la se– al digital de entrada multi-bit, y(n) es pico a pico de Δ, viene dada por la ecuaci— n (4). Ahora banda [7]. la resoluci— n solo puede ser mejorada por el incremento de banda [7].nuevamente obtenerla un diagrama filtroque sintonizado an dicha del represente a la del señal ecuaciones en 8, diferencias finitas la resoluci— nuna solo al. puede ser porde elde incremento de generaci— n de Para unamejorada frecuencia muestreo fija, la salida de salida un solomuestra bit, modulador ycon sgn(x) representa la funci— signo bien, para deseada, el ancho banda del La figura el de bloques la longitud dese–laSNR secuencia. Finalmente, para codificar la ft ≤ W La figura 8, muestra el diagrama de bloques del banda [7]. la longitud de la secuencia. Finalmente, para codificar la (7) la resoluci— n solo puede ser mejorada por el incremento de periódica de entrada. Sin embargo, se pueden tede x. Para una secuencia de entrada u(n) y un y(n)pasa = sgn[x (n W puede como [7] modulador Σ-Δ bajas2particular de�1)] segundo orden utilizado en modulador se– al de prueba en ser un expresado tren PDM, (7) es esencial que la se– al modulador Σ-Δ pasa bajaseldediagrama segundo orden utilizadodel en La figura 8, muestra de bloques se– al de prueba en un tren PDM, es esencial que la se– al De acuerdo con los desarrollos previos para un la longitud de la secuencia. Finalmente, para codificar la conjunto particular de condiciones iniciales x (0) y x (0) se ( 1 / 15 )( SNR + 23 − 6 log ( A / Δ )) Ž ste proyecto. Se escogi— as’ por ser el implementado en 1 2 ner aproximaciones a la señal original a partir de − del modulador2 Sigma - delta. estŽ en el ancho de banda Ž ste proyecto. Se = escogi— as’ segundo ser�elorden implementado en modulador Σ-Δ pasa bajas de W segundo =en fsun ⋅ 2tren De acuerdo con los desarrollos previos para un x1 (n) �1) +por u(n) y(n) estŽal en ancho de banda del modulador Sigma - delta. (5) modulador de orden, la SNR en el ancho de banda de el prueba PDM, es esencial que la se– al puede generar la se– al PDM equivalente a la utilizado entrada. La [10]. Tal sistema es x descrito por el siguiente conjuntoen de se– 1 (n (8) un tren de bits finito. Si se asegura que la señal de [10]. Tal sistema es descrito por ser el siguiente conjunto de Ž salida ste proyecto. escogi— as’depor el implementado del modulador, teniendo adem‡ s una se–Sigma al de- amplitud en el anchoyde banda del modulador delta. A, se obtiene por medio la iteraci— n del conjunto en de estŽ modulador de segundo orden, la SNR en el anecuaciones enSe diferencias finitas ecuaciones en diferencias finitas x (n) = x (n) + x (n �1) � y(n) [10]. Tal sistema es descrito por el siguiente conjunto de ft ≤ W entrada completa un número entero de ciclos en 2 diferencias 1 2su almacenamiento de y(n). la cual esta codificada en un tren de bits con una amplitud ecuaciones en (5) y (7) ft ≤ W cho de banda del modulador, y teniendo además Si ahora se sustituye (6) y (8) en (7) da y(n) = sgn[x (n �1)] (7) ecuaciones en diferencias y(n) = se– sgn[x �1)] Donde u(n) es la al finitas digital de y(n) es pico a pico de Δ,con viene dada por la ecuaci— n (4). Ahora Como es de esperarse de la22 (n teor’ a, entrada el ruido multi-bit, de cuantizaci— n el tren de bits de salida, y repitiendo éste infiniDeuna señal de amplitud A, la cual está codificada acuerdo los desarrollos previos para un ft ≤ W ( 1 / 15 )( SNR + 23 − 6 log ( A / Δ )) M De acuerdo con los desarrollos previos para un (7) 2 − la salida dey(n) un solo bit, y sgn(x) representa la funci— n signo = =sgn[x (n �1)] bien, para de una SNR deseada, el ancho de banda del es eliminado la banda de interŽ s y�puesto en las altas xx1 (n + u(n) y(n) xxen (5) 2�1) modulador segundo orden, la SNR en el ancho de banda tamente, se obtendría una aproximación cercana fs ≤ fs ⋅ 2 1 (n) (n) = (n �1) + u(n) � y(n) (5) modulador de segundo orden, la SNR en el ancho de banda De acuerdo con los desarrollos previos para un en un tren de bits con una amplitud pico a pico 1 1 de x. Para una secuencia particular de entrada u(n) y un modulador W puede ser expresado como [7] frecuencias. del modulador, y teniendo adem‡ s una se– al de amplitud(9) A, N segundo la señal PDM original. logrado se por el del modulador, y teniendo adem‡ s+ 23 una se– al/ Δde amplitud ==de x1x(n �1) + � Esto y(n) xa x1 (n) modulador decodificada orden, SNR el2 (con ancho deamplitud bandaA, + xx2u(n) (n �1) � y(n) conjunto particular condiciones iniciales xes 15)(la SNR −en 6bits log A ))una 1(0) y x2(0)(5) de Δ, viene dada por la ecuación (4). Ahora bien, − (1 /un 2 (n) 1 (n) la cual esta en tren de x (n) = x (n) + (n �1) � y(n) O eliminando fs se puede escribir 2 la se– al 1 PDM 2reglas de muestreo =teniendo fs ⋅ 2enadem‡ la modulador, cual estaW codificada un tren de bits con amplitud seguimiento las coherente s una al deuna A, puede generar equivalente amulti-bit, lasistema entrada. La Un modulador est‡de en un con Donde u(n) es la se– al digital de�1) entrada y(n) es del a picouna dey SNR Δ, viene dada por la se– ecuaci— namplitud (4). Ahora para deseada, el ancho de banda del (8) x2 (n) =Σ-Δ x1medio (n) + de xbasado � y(n) Donde u(n) es la se– al digital deiteraci— entrada multi-bit, y(n) de es lapico pico aesta picocodificada de Δ, viene dada por la ecuaci— n (4). Ahora 2 (n ( 1 / 15 )( SNR + 23 − 6 log ( A / Δ )) cual en un tren de bits con una amplitud M salida se obtiene por la n del conjunto 2 − descritas más adelante. Para la mejor aproximarespuesta salidala funci— realizan signo una la salida deimpulsiva un solo bit,infinita y sgn(x)cuya representa bien,modulador W puede ser expresado como [7] para una SNR el ancho de banda del ≤viene 2 deseada, laDonde salida u(n) de en un solo bit,alydigital sgn(x) representa la funci— y(n) n signo bien,a para unaΔ, SNR deseada, ella ancho de banda del la se– entrada multi-bit, es pico se de dada por ecuaci— ecuaciones su almacenamiento de y(n). transformaci— nesdiferencias de la se– al(5) dey de entrada una secuencia de x. Para ción, se debe también asegurar que el bit N+1 de una secuencia particular de en entrada u(n) y un pico Si ahora sustituye (6) y (8) en (7) da [7] n (4). Ahora modulador W puede ser expresado como N desalida x. Para una secuencia particular de entrada u(n) y un modulador W puede ser expresado como [7]de banda (10) la de un solo bit, y sgn(x) representa la funci— n signo bien, para una SNR deseada, el ancho del Como es de esperarse de la teor’ a, el ruido de cuantizaci— n infinitamente larga de condiciones bits (un treniniciales de bits)x1(0) o una se– se al conjunto particular y x2(0) / 15 + 23 log Δ ))Δ )) 2 ( A(/ A − ((1 1 / )( 15SNR )( SNR +− 236 6[7] log MW la secuencia de N bits que están siendo extraídos, conjunto particular de condiciones iniciales x1(0) y las x2(0) se modulador 1−/(15 )( SNR 23 − 6−log (A / Δ/)) 2 b‡ La ecuaci— n (10) proporciona la+como relaci— sica entre la de x. Para una secuencia particular de entrada u(n) y un W puede ser expresado 2n − es eliminado en la banda de interŽ s y puesto en altas = fs ⋅ 2 multibit. ƒ sta propiedad tiene como consecuencia que con puede generar la se– al PDM equivalente a la entrada. La fs= ≤fsfs⋅ 2⋅ 2(N, (8) puede generar la de se– al PDM equivalente a la entrada. La longitud de laWsecuencia (8)del tono ’ ndice conjunto iniciales xdel y x2(0) se )( SNR + 23− 6de logfrecuencia sea igual al primero del patrón, para de ésta ma(8) 1(0) frecuencias. 2 ( A / Δ )) − 1 / 15el una entrada peri— por dicacondiciones tal como se– nal sinusoidal, el salida separticular obtiene medio de launa iteraci— conjunto de N (9) W = fs ⋅ 2 salida se obtiene por medio de la iteraci— n del conjunto de de prueba, la calidad de la se– al generada la cual est‡ puede generar la se– al PDM equivalente a la entrada. La (8) nera evadir la discontinuidad más obvia. patr— n de salida de los bits (5) no se repita. Esto implica de quey(n). no Si ahora se sustituye (6) y (8) en (7) da ecuaciones en diferencias y su almacenamiento O fs se puede Si eliminando ahora se sustituye (6) yescribir (8) en da de banda del ecuaciones en diferencias (5) ylasuiteraci— almacenamiento de y(n). la SNR sobre el (7) ancho salida obtiene por medio de n un del conjunto den denotada Si ahorapor se sustituye (6) y (8) en (7) da Un se modulador Σ-Δ est‡la basado endel con existe una secuencia finita en la salida modulador que Como es de esperarse de teor’ a, el ruido desistema cuantizaci— Como es de esperarse de la teor’ a, el ruido de cuantizaci— n ( 1 / 15 )( SNR + 23 − 6 log A / Δ())Acodificada modulador, la amplitud de la se– al de prueba A, M ecuaciones en diferencias (5) y su almacenamiento de y(n). ( 1 / 15 )( SNR + 23 −26( log / Δ )) M − respuesta impulsiva infinita cuya salida realiza una − Si ahora se sustituye (6) y (8) en (7) da represente aPara laen se–la al peri— dica de entrada. Sin embargo, se es eliminado banda de interŽ s y puesto en las altas ( 1 / 15 )( SNR + 23 − 6 log22 ( A / Δ )) M asegurar que un entero los ≤salida 2fs − modulador fs ≤ ⋅⋅ 2 es eliminado endela banda y puesto ensecuencia lasde altas y los niveles de del denotado por su Como estener de esperarse de la teor’ a, se– elsnúmero ruido cuantizaci— n cifs ≤ fs 2 transformaci— naproximaciones la se– alde deainterŽ entrada endeuna pueden la al original a partir de frecuencias. (1 / 15)( SNR + 23− 6 log2 ( A / Δ )) MN N (10) frecuencias. (9) clos de la señal de prueba están en el tren de bits es eliminado en la banda interŽ sque ydepuesto las altas infinitamente larga de bitsde (un tren o de una se– al diferencia Δ.N fs ≤ fs ⋅ 2 − (9) un tren de bits finito. Si se asegura labits) se– alen entrada (9) La ecuaci— n (10) proporciona la relaci— n b‡ sica entre la O eliminando fs se puede escribir frecuencias. PDM, la frecuencia de la señal de prueba, ft, debe multibit. ƒ sta propiedad tiene como consecuencia que con N completa un nœ mero entero ciclos en de bits con de O eliminando fs se puede escribir (9) Un modulador Σ-Δ est‡ debasado en eluntren sistema longitud de la secuencia N, el ’ ndice de frecuencia del tono O eliminando fs se puede escribir Un modulador Σ-Δ est‡ basado en un sistema con IV. ESTRUCTURA (1 / 15escribir )( SNR + 23−6 log2 (DEL A / Δ ))MODULADOR M una entrada peri— dica talinfinitamente, comocuya una salida se–sealobtendr’ sinusoidal, el salida, y repitiendo Ž ste −COMPUTACIONAL eliminando fs se puede respuesta impulsiva infinita realizaa una una (1 / 15la )( SNR log2 ( A / Δ )) la cual est‡ deO prueba, la M calidad se–+ 23 al−6generada − de ≤ 2 respuesta realiza una Un nmodulador est‡ basado ensalida un sistema con patr— de salida deΣ-Δ los bits Esto implica que no ∑-∆. aproximaci— nimpulsiva ainfinita la se–secuya alrepita. PDM original. Esto es ≤ 2 transformaci— ncercana de la se– alnode entrada en una secuencia )( SNR + 23el −6 log denotada porMNla SNR ancho del 2 ( A / Δ ))de banda (10) transformaci— n de la finita se– alen de entrada enXmodulador una secuencia − (1 / 15sobre respuesta cuya salida realiza una existe una secuencia la salida del que U(n) Ncomputacional logrado porimpulsiva el seguimiento de las de reglas muestreo X (n)(un (10) infinitamente larga deinfinita bits tren bits)(n)de o una se– al y(n) modulador, ≤ 2proporciona La estructura del modulador estudiado en la amplitud de la se– al de prueba codificada A, infinitamente larga de bits (un tren de bits) o una se– al Z La ecuaci— n (10) la relaci— n b‡ sica entre la transformaci— n de la se– al de entrada en una secuencia represente adescritas lapropiedad se– al peri— dica de entrada. Sin embargo, se coherente m‡tiene s adelante. Para la que mejor N multibit. ƒ sta como consecuencia con La ecuaci— nde (10) proporciona la relaci— n b‡algoritmo sica entre la (10) la secci— n anterior se implementa en un en (10) y los niveles salida del modulador denotado por su multibit. ƒ sta propiedad tiene como consecuencia que con longitud de la secuencia N, el ’ ndice de frecuencia del tono infinitamente larga de bits (un tren de bits) o una se– al pueden tener aproximaciones a la se– al original a partir de aproximaci— n, se debe tambiŽ n asegurar que el bit N+1 de una entrada peri— dica tal como una se– al sinusoidal, el Matlabª longitud de la secuencia N, el ’ ndice de frecuencia del tono La ecuaci— n (10) proporciona la relaci— n b‡ sica entre la . El algoritmo sintetiza al espacio de estado Δ. la calidad de la se– al generada la cual est‡ una entrada peri— dica talest‡ como una se– al dos, sinusoidal, el diferencia de prueba, multibit. ƒ desta propiedad tiene como consecuencia que con un tren bits finito. Sique se asegura que la se– al desea entrada La ecuación (10) proporciona la relación básica la secuencia de Ndebits n siendo extra’ igual Z se patr— n de salida los bits no repita. Esto implica que no longitud de prueba, la con calidad la ’ ndice se– alcalcular generada la cual est‡ de N, el frecuencia del tono descrito en la (5), ste de sesobre pueden ladesecuencia de patr— n de salida de los bits no se repita. Esto implica que no denotada porsecuencia la Ž SNR el de ancho banda del una entrada peri— dica tal como una se– al sinusoidal, el completa un nœ mero entero de ciclos en el tren de bits de al primero del patr— n,finita para Ž sta manera evadir que la de existe una secuencia en de la salida del modulador denotada por la de SNR sobre el generada ancho delay banda del entre la longitud de la secuencia N, el índice de prueba, la calidad de la se– al cual est‡ salida, el espectro la secuencia de salida realizar la existe una secuencia finita en la salida del modulador que IV. E STRUCTURA COMPUTACIONAL DEL MODULADOR modulador, la amplitud de la se– al de prueba codificada A, patr— n de salida de los bits no se repita. Esto implica que no salida, y repitiendo Ž ste infinitamente, se obtendr’ a una discontinuidad m‡ s obvia. represente a la se– al peri— dica de entrada. Sin embargo, se denotada modulador, la amplitud de la se– al de prueba codificada A, por la SNR sobre el ancho de banda del recuperaci— n de la se– al de entrada al modulador a travŽ s frecuencia del tono de prueba, la calidad de la represente a la se– al peri— dica de entrada. Sin embargo, se y los niveles de salida del modulador denotado por su existe una secuencia finita en la salida del modulador que ∑-∆. aproximaci— n aproximaciones cercana a la se–a la al se– PDM original.a Esto pueden tener al original partir es de modulador, y los niveles de salida del modulador denotado por su la amplitud de la se– al de prueba codificada A, del filtrado pasa-bajas. Tomando en cuenta la literatura, se pueden tener aproximaciones a la se– al original a partir de señal generada la cual está denotada por la SNR diferencia Δ. represente a laelse–seguimiento al peri— dica de entrada. Sin embargo, se logrado por muestreo un tren de bits finito. Si se aseguralas quereglas la se– de al de entrada yestableci— diferencia Δ. de La niveles estructura computacional del es modulador en los salida del modulador denotado porn su que una SNR aceptable de 70 dB,estudiado y segœ los un tren tener de bits finito. Si m‡ se sasegura la Para se– al de entrada pueden aproximaciones aadelante. laciclos se–que alenoriginal de coherente lapartir mejor sobre el ancho de banda del modulador, la amcompleta undescritas nœ mero entero de el trena de bits de diferencia la secci— n anterior se implementa en un algoritmo en Δ. objetivos que se plantaron en [5] se generaran sinusoides completa unn,nœfinito. de ciclos el tren deentrada bits de de un tren de SiŽ entero se asegura que en la se se– alelde aproximaci— semero debe tambiŽ n asegurar que bit N+1 IV. MODULADOR Figura 8. Diagrama de bloques del modulador Σ-Δ. salida, y bits repitiendo ste infinitamente, obtendr’ a una de plitud de la señal de prueba codificada A, y los Matlabª .E El algoritmo sintetiza al espacio de estado hasta voltio pico COMPUTACIONAL a pico, y hasta laDEL frecuencia de 1 IV. E1STRUCTURA STRUCTURA COMPUTACIONAL DEL MODULADOR salida, yunrepitiendo Ž que ste est‡ infinitamente, setren obtendr’ a igual una completa nœ mero entero de ciclos en el de bits de la secuencia de N bits n siendo extra’ dos, sea ∑-∆. aproximaci— n cercana a la se– al PDM original. Esto es MHz. descrito en (5), con Ž ste se pueden calcular la secuencia de TambiŽ n se tiene que la amplitud pico a pico del tren ∑-∆. IV. ESTRUCTURA COMPUTACIONAL DEL MODULADOR aproximaci— ndelcercana la se–deal Ž PDM original. Esto es salida, y por repitiendo Ž ste infinitamente, se obtendr’ a una al primero n, a para manera la logrado el patr— seguimiento de lasstareglas de evadir muestreo salida, el espectro de la secuencia de salida y realizar la de bits en la salida del modulador es de 2 voltios. En otras La estructura computacional del modulador estudiado en logrado por el seguimiento de las reglas de muestreo ∑-∆. aproximaci— cercana am‡las se–adelante. al PDM original. es discontinuidad m‡ s obvia. La estructura computacional del modulador estudiado en coherente n descritas Para laEstomejor recuperaci— n de la se– al de entrada al modulador a travŽ s palabras, A= 0.5, SNR=70 dB, Δ=2 y N es igual a 512 bits, la secci— n anterior se implementa en un algoritmo en coherente descritas m‡ s Nariño adelante. Para la mejor Antonio Revista Facultades de Ingeniería logrado el se seguimiento las -reglas muestreo 50 por Universidad laLanecesarios secci— n pasa-bajas. anterior seTomando implementa en de unprueba algoritmo en estructura computacional delse– modulador estudiado en aproximaci— n, debe tambiŽ de n asegurar quede el bit N+1 de los del filtrado en cuenta la literatura, se para codificar las ales en una Matlabª . El algoritmo sintetiza al espacio de estado aproximaci— descritas n, se debe m‡ tambiŽ n asegurar Para que el la bit N+1 de coherente s adelante. mejor Matlabª El algoritmo sintetiza alen estado secci— n. que anterior implementa un la algoritmo la secuencia de N bits que est‡ n siendo extra’ dos, sea igual la estableci— una aceptable es deespacio 70 dB, yde nnen los se– al PDM de finita. Por todo lo anterior, ysegœ segœ la descrito en (5),longitud conSNR Ž se ste se pueden calcular secuencia de la secuencia bits tambiŽ que est‡n nasegurar siendo extra’ dos, aproximaci— n, de se Ndebe que el bit sea N+1igual de descrito en (5), con Ž ste se pueden calcular la secuencia de Matlabª . El algoritmo sintetiza al espacio de estado al primero del patr— n, para de Ž sta manera evadir la ecuaci— objetivos que se plantaron en [5] se generaran sinusoides n (10) se tiene que M = 4. salida, el espectro de la secuencia de salida y realizar la primero de delN patr— n, para Ž staextra’ manera evadir laalsecuencia bits que est‡ n de siendo dos, sea igualla 2

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• José G. Simancas y José C. Ortiz •

niveles de salida del modulador denotado por su diferencia Δ.

iv. estructura comPutacional del modulador ∑-∆ La estructura computacional del modulador estudiado en la sección anterior se implementa en un algoritmo en Matlab™. El algoritmo sintetiza al espacio de estado descrito en (5), con éste se pueden calcular la secuencia de salida, el espectro de la secuencia de salida y realizar la recuperación de la señal de entrada al modulador, a través del filtrado pasa-bajas. Tomando en cuenta la literatura, se estableció que una SNR aceptable es de 70 dB, y según los objetivos que se plantaron en [5] se generaran sinusoides de hasta 1 voltio pico a pico, y hasta la frecuencia de 1 MHz. También se tiene que la amplitud pico a pico del tren de bits en la salida del modulador es de 2 voltios. En otras palabras, A= 0.5, SNR=70 dB, Δ=2 y N es igual a 512 bits, los necesarios para codificar las señales de prueba en una señal PDM de longitud finita. Por todo lo anterior, y según la ecuación (10) se tiene que M = 4. Como la frecuencia de muestreo fs=64 MHz, entonces la frecuencia primitiva es fs/N = 64 MHz/512 = 125000 Hz, es decir, que la máxima frecuencia que se puede generar según la ecuación (6) es M(fs/N) = 4x125000 Hz = 500 kHz. La única forma poder generar señales con más frecuencia es con la disminución de su calidad, esto es, la disminución de la SNR. Para una SNR = 50 dB se tiene que M = 16, y para la misma frecuencia primitiva se obtiene que la máxima frecuencia generable es de 2 MHz. Y con 60 dB se puede generar hasta 1 MHz, pero se corre el riesgo de degradar la señal de forma significativa. Para la recuperación de la señal en el interior del CI cuyo funcionamiento se pretende verificar en el proyecto desarrollado en [5], se usa un filtro analógico pasa-bajas. Éste filtro también es modelado computacionalmente para corroborar el principio de funcionamiento de la estrategia. El filtro obtenido en aquel proyecto es de 6° orden y tiene banda de transición de 750 kHz hasta 1500 kHz y ganancia unitaria en la banda de paso. Revista

Todo el modelo matemático hasta ahora tratado, dio origen al siguiente algoritmo, el cual se codifica en Matlab™. La implementación del espacio de estado se basó en los modelos computacionales presentados en [11], y en el uso de algunas funciones del Delta-Sigma Toolbox V 7.1. Las secuencias de interés se generan a partir del sistema de ecuaciones en diferencias finitas presentado en (5). La salida queda almacenada en un vector. Se implementa el filtro analógico pasa bajas. Como se trata de una implementación computacional, y la señal proveniente del modulador Sigma - Delta es una secuencia numérica, cuando se implementa un filtro en formato analógico en Matlab™ ocurren problemas de convergencia, por tanto, se implementó un filtro recursivo IIR, que se basa en la transformación de un filtro analógico en una versión digital, que es lo que se necesitaba. La frecuencia de muestreo escogida del filtro fue lo suficientemente grande para dar características continuas a un proceso discreto, y es la cuarta parte de la frecuencia de muestreo del modulador, fn = 16 MHz. Para la implementación del filtro se usaron las funciones que proporciona el DSP Toolbox V7.1, garantizando de esta manera la convergencia del filtro. El filtro digital escogido fue del tipo Butterworth, por tener un comportamiento monótono en ambas bandas, que se ajusta a la respuesta del filtro Sallen-Key utilizado en [5]. En la salida se obtuvieron las señales analógicas generadas para la excitación de los bloques internos de los circuitos integrados. Se calculan los espectros de potencia en cada parte del proceso de codificación-decodificación de señales PDM. Una vez construidos los bloques computacionales necesarios, se procede a realizar pruebas al modelo antes descrito para verificar que cumple las funciones para las que fue elaborado. Ver material complementario.

v. Pruebas y resultados. Para verificar el correcto funcionamiento del modelo procedemos a realizar simulaciones en Matlab™. El procedimiento a seguir es el siguiente:

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• Modelo computacional de un modulador ∑-∆ de 2° orden para la generación de señales de prueba •

1. Generar los estímulos sinusoidales a 3 frecuencias y amplitudes distintas que se ingresarán al modulador con Matlab™. Los 3 estímulos generados serán: 1 Vp-p@500 kHz, 0.5 Vp-p@300 kHz, y una señal de DC de 0.45 V.

2. Ingresar los estímulos al modelo computacional del modulador Sigma-Delta implementado en Matlab™.

3. Generar gráfica de la señal PDM obtenida con el modelo computacional. 4. Generar el espectro de potencia de la señal PDM y verificar que se ajusta a la forma teórica esperada del mismo. 5. Luego se hace el filtrado de la señal PDM para recuperar el estímulo analógico y verificar que es posible realizar su extracción en el interior usando un hardware simple (un filtro activo) para poder excitar los CUT. 6. Generar el espectro de potencia de la señal recuperada. Éste espectro se visualizará con la frecuencia normalizada f/fs, como se hace en [3] y en [12] en lugar de una escala logarítmica de la frecuencia f, debido a la no existencia de armónicos adicionales al tono de interés. El criterio para este diseño experimental que sirve de validación al modelo fue la generación de las señales requeridas en el sistema para testing de circuitos integrados analógicos desarrollado en [5], es decir, que el modelo exhibiera su capacidad de generar ese tipo de señales. Se requería que el modulador generara tonos sinusoidales con frecuencias hasta 500 kHz, y con amplitudes hasta 1 Vp-p. En las figuras 9, 10 y 11 se muestran las señales PDM en la salida del modulador y el espectro de potencia de las señales a diferentes frecuencias y amplitudes, como se había propuesto. Se observa que es posible codificar en un tren de pulsos una señal analógica. El espectro se ajusta al esperado teóricamente con un tono a la frecuencia de la señal de entrada en la banda de interés, y ruido de cuantización fuera de banda que ha sido puesto allí por el modulador. Con esto se puede verificar que el modelo computacional funciona conforme a la teoría y que tendrá utilidad en la aplicación desarrollada [5].

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Como la idea del proyecto [5] es utilizar un sencillo hardware analógico para la recuperación de las señales de prueba en el interior del CI cuyos bloques se están verificando. Lo anterior obliga a verificar que desde las señales PDM generadas con el modelo computacional se pueden recuperar los estímulos codificados. Para tal fin se aplica el filtro diseñado e implementado en Matlab™ a la señal PDM. En la Fig.12 se muestra la salida del filtro para cada una de las señales de prueba. Como se puede observar en la Fig.12, sí es posible recuperar las señales de prueba mediante un filtro, aunque éstas contienen una cantidad de ruido que perturba las formas de onda. Se trata de un ruido residual en la banda de interés que no se puede eliminar mediante el uso de un filtro. Lo anterior se puede considerar una de las debilidades de la aproximación aquí propuesta. En la Fig. 13 se muestra el espectro de potencia de la señal de salida del filtro y se puede observar el efecto del filtro en la señal PDM. Para el primer tono, 1 Vp-p@500 kHz, la SFDR resultante es 40 dB. Para el segundo tono, 0.5 Vp-p@300 kHz, la SFDR resultante es 38 dB. Para el tercer tono, 0.45 VDC, la SFDR resultante es 42 dB. El SFDR es básicamente la relación señal a ruido en la banda de interés luego del filtrado. Es claro que el filtro pasa-bajas elimina el ruido fuera de la banda de interés, pero se mantiene un residuo en la banda, que se considera tolerable, debido a que la SFDR en la misma se mantiene alrededor de los 40 dB en promedio, que es aceptable para en un modulador ∑-∆ de segundo orden, si se compara con otros moduladores de orden superior que consiguen SFDR de 60 dB [3]. La razón de tal situación es que el ruido en la banda de interés no es eliminable por medio de filtrado. Si bien se elimina gran parte del ruido fuera de la banda de interés, no se logra de manera total debido a 1) los niveles de atenuación en la banda eliminada del filtro pasa-bajas y 2) la amplia banda de transición (750 kHz) requerida para mantener el filtro analógico en un orden aceptable (6° orden). Para mejorar la relación señal a ruido bastaría con incrementar el orden del filtro, hasta donde el diseño hardware lo permita.

• José G. Simancas y José C. Ortiz •

Figura 9. a) Señal PDM obtenida en la salida de la implementación software del modulador Σ-Δ. b) Espectro de potencia para onda sinusoidal con 1 Vp-p@500 kHz.

Figura 10. a) Señal PDM obtenida en la salida de la implementación software del modulador Σ-Δ b) Espectro de potencia para onda sinusoidal con 0.5 Vp-p@300 kHz.

Figura 11. a) Señal PDM obtenida en la salida de la implementación software del modulador Σ-Δ b) Espectro de potencia para un voltaje DC de 0.45 V. Revista

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• Modelo computacional de un modulador ∑-∆ de 2° orden para la generación de señales de prueba •

Tiempo (Número de muestra)

Tiempo (Número de muestra)

c)

b)

a)

Tiempo (Número de muestra)

Figura 12. Estímulos recuperados mediante filtro pasa-baja.

Frecuencia Normalizada (F/Fs)

Frecuencia Normalizada (F/Fs)

a)

b)

Frecuencia Normalizada (F/Fs)

c)

Figura 13. Espectros de potencia de los estímulos recuperados mediante filtro pasa-bajas.

vi. conclusiones Al comienzo de éste trabajo se planteó la necesidad de desarrollar un modelo computacional de un modulador ∑-∆ para la obtención de las señales PDM requerida en el proyecto elaborado en [5] para la verificación de circuitos integrados analógicos. Para tal fin se estudió el funcionamiento teórico de los moduladores ∑-∆ como se describe en la literatura sobre este tema. Como el objetivo era llegar al modelo computacional, se desarrolló previamente un modelo matemático basado en una descripción de ecuaciones en diferencias finitas, así como algunas relaciones matemáticas adicionales que permiten especificar las condiciones de sobre-muestreo para conseguir un muestreo coherente. Se llevó a cabo el desarrollo de un modelo computacional codificado en Matlab™, y que hace uso de algunas funciones del Delta-Sigma Toolbox V 7.1. Luego de esto se llevaron a cabo simulaciones del modelo que verificaban que su comportamiento se ajustaba al descrito en la teoría. Para ello se obtuvieron

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las formas de onda en la salida del modulador, así como sus espectros de potencia. Se verificó que es posible codificar señales analógicas de diferentes parámetros (amplitud y frecuencia) en señales PDM, por la ventaja que éstas últimas presentan al ser de tipo monobit. Los espectros de potencia mostraron las señales codificadas en la banda de interés, así como el ruido fuera de banda que es llevado a las altas frecuencias por acción del modulador. Una característica importante para verificar es la recuperación de los estímulos codificados en las señales PDM a partir de un filtro pasa-bajas, pues de esta manera fue sugerido en [5]. Se llevó a cabo ésta verificación implementando un filtro de este tipo en Matlab™ e ingresando las señales PDM, y se observaron las formas de onda de los estímulos recuperados, en las cuales aparecen las perturbaciones debido a un ruido remanente en la banda de interés no eliminable por filtrado, y una parte también de ruido residual fuera de banda debido a los niveles de atenuación en banda suprimida del filtro, lo que se considera una desventaja de la estrategia

• José G. Simancas y José C. Ortiz •

presentada en [5] y complementada con este trabajo, pero que es tolerable. En resumen, se logró conseguir el modelo computacional para el fin propuesto de generar las señales PDM adecuadas para codificar los estímulos, y tal modelo se ajusta al comportamiento esperado de un modulador ∑-∆. De ésta manera se complementa la propuesta realizada en [5].

Agradecimientos Deseamos agradecer a Dios la oportunidad de culminar con éxito este trabajo. También agradecemos la colaboración de la Ing. Zhoe Comas en el desarrollo de este artículo.

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Revista

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